Согласно материалом тайваньских подрядчиков, опубликованным 14 августа, следующая после архитектуры Rubin разработка NVIDIA получит название Feynman и будет выполнена по процессу TSMC A16. Эта технология предполагает значительно более активную трёхмерную интеграцию микросхем по сравнению с текущими Blackwell и грядущими Rubin решениями. Сама NVIDIA пока не подтверждала эти производственные параметры.
Особое внимание привлекает не сам процесс, а используемые подходы. По словам отраслевых источников, Feynman расширит применение технологии 3D‑стекинга SoIC от TSMC, а также будет задействовать собственную HBM‑матрицу и модульную оптическую связь (CPO). Платформа Rubin уже направляет NVIDIA к многослойным корпусам, однако Feynman может сделать вертикальное соединение кристаллов ещё более фундаментальной частью архитектуры.
TSMC позиционирует A16 как логическое развитие за пределами своей 2‑нм технологии. Этот процесс сочетает нанолинейные транзисторы с обратным питанием (backside power delivery), позволяя увеличить плотность транзисторов и улучшить энергопотребление по мере усложнения традиционного масштабирования. По имеющимся данным, NVIDIA планирует миновать семейство N2 в пользу более продвинутого 1,6‑нм A16. Массовое производство ожидается во вторую половину 2028 года.
Элемент CPO может оказаться ничуть менее значимым. Перемещение оптической связи ближе к корпусу GPU ориентировано в первую очередь на ИИ‑системы масштаба дата‑центров, где сотни или тысячи ускорителей постоянно обмениваются данными. Это вовсе не означает, что будущие видеокарты GeForce получат оптические разъёмы. Для игрового рынка такие технологии остаются далёкой перспективой. Первыми появятся процессоры поколения Vera Rubin (2026–2027 годы), а потребительские варианты, использующие технологии уровня Feynman, появятся лишь через несколько технологических циклов.
Ключевой аспект – архитектурное направление: NVIDIA, судя по отраслевым аналитическим отчётам, переходит от традиционных планарных чипсетов к вертикально интегрированным вычислительным, запоминающим и высокоскоростным межсоединениям. Как отмечают эксперты, SoIC отвечает за вертикальную интеграцию логики, SRAM и прочих модулей, тогда как CoWoS используется для горизонтального объединения логических чипов и HBM, формируя гибридные 2.5D и 3D‑архитектуры системы в пакете (SiP).